台積電(diàn)談2nm的實現方式

發布日期：2021-07-05 09:35浏覽次數(shù)：

在 2021 年 6 月的 VLSI 技(jì)術(shù)和(hé)電(diàn)路研討(tǎo)會(huì)上(shàng)，舉辦了一個(gè)關于“面向 2nm-CMOS 和(hé)新興存儲器(qì)的先進工藝和(hé)器(qì)件技(jì)術(shù)”的短(duǎn)期課程。在本文中，我将回顧前兩個(gè)介紹前沿邏輯器(qì)件的演講。這兩個(gè)演示文稿是互補的，并提供了對邏輯技(jì)術(shù)可(kě)能發展的出色概述。

台積電(diàn)：未來(lái)十年的 CMOS 器(qì)件技(jì)術(shù)

平面 MOSFET 的栅極長度 (Gate length：Lg) 縮放限制(zhì)在大(dà)約 25nm，因為(wèi)單表面栅極（single surface gate）對亞表面洩漏（ sub surface leakage）的控制(zhì)很(hěn)差。

添加更多(duō)的栅極（例如在 FinFET 中），将使其中的溝道(dào)被限制(zhì)在三個(gè)栅極之間(jiān)，從而能夠将 Lg 縮放到溝道(dào)厚度的大(dà)約 2.5 倍。FinFET 已經從英特爾最初采用的高(gāo)度傾斜鳍壁（highly sloped fin walls ）的 22 納米發展到今天更加垂直的壁（vertical walls）和(hé)台積電(diàn)為(wèi)其 5 納米工藝實施的高(gāo)遷移率溝道(dào) FinFET。

更高(gāo)的鳍會(huì)增加有(yǒu)效溝道(dào)寬度 (effective channel width：Weff)，Weff = 2Fh + Fth，其中 Fh 是鳍（Fin）高(gāo)度，Fth 是鳍（Fin）厚度。增加 Weff 會(huì)增加重載電(diàn)路（heavily loaded circuits）的驅動電(diàn)流，但(dàn)過高(gāo)的鳍會(huì)浪費有(yǒu)源功率（active power）。直而薄的鳍片有(yǒu)利于短(duǎn)溝道(dào)效應（short channel effects），但(dàn) Fw 受到遷移率降低(dī)和(hé)阈值電(diàn)壓可(kě)變性（threshold voltage variability）增加的限制(zhì)。在他們的 5nm 技(jì)術(shù)中實施高(gāo)遷移率溝道(dào)（作(zuò)者指出，用于 pFET 鳍片的 SiGe）使 TSMC 的驅動電(diàn)流提高(gāo)了約 18%。

随着器(qì)件按比例縮小(xiǎo)，寄生(shēng)電(diàn)阻和(hé)電(diàn)容又将成為(wèi)一個(gè)新問題。CPP（Contacted Poly Pitch）決定标準cell寬度（見圖 1），它是由 Lg、接觸寬度 (Contact Width ：Wc) 和(hé)墊片厚度 ( Spacer Thickness：Tsp) 組成，CPP = Lg + Wc + 2Tsp。減少(shǎo) Wc 會(huì)增加寄生(shēng)電(diàn)阻，除非進行(xíng)工藝改進以改善接觸，而減少(shǎo) tsp 會(huì)增加寄生(shēng)電(diàn)容，除非使用較慢的介電(diàn)常數(shù)間(jiān)隔物。

圖 1. 标準cell大(dà)小(xiǎo)。

随着标準cell高(gāo)度的降低(dī)，每個(gè)器(qì)件的鳍片數(shù)量必須減少(shǎo)（鳍片減少(shǎo)），見圖 2。

圖 2. 鳍減少(shǎo)。

Fin depopulation 減少(shǎo)了單元尺寸，增加了邏輯密度并提供了更高(gāo)的速度和(hé)更低(dī)的功率，但(dàn)它确實降低(dī)了驅動電(diàn)流。

從 FinFET 過渡到堆疊的水(shuǐ)平納米片 (stacked Horizontal Nanosheets：HNS)，通(tōng)過改變片寬（sheet width：見圖 3）和(hé)通(tōng)過堆疊更多(duō)片來(lái)增加 Weff 的能力來(lái)提高(gāo)靈活性。

圖 3. 靈活的片寬。

添加sheets與 Weff 相加，Wee = N*2(W+H)，其中 N 為(wèi)sheets的數(shù)量，W 為(wèi)sheets的寬度，H 為(wèi)sheets的高(gāo)度（厚度）。最終，sheets的數(shù)量受到底部sheets性能的限制(zhì)。sheets之間(jiān)的間(jiān)距随着寄生(shēng)電(diàn)阻和(hé)電(diàn)容的減小(xiǎo)而降低(dī)，但(dàn)必須足夠大(dà)以使栅極金屬（gate metals）和(hé)電(diàn)介質(dielectric)進入間(jiān)隙(gap)。在 HNS 堆棧下方有(yǒu)一個(gè)底部寄生(shēng)台面器(qì)件( bottom parasitic mesa device)，可(kě)以通(tōng)過注入或介電(diàn)層進行(xíng)控制(zhì)。

在 FinFET 中，nFET 電(diàn)子遷移率高(gāo)于 pFET 空(kōng)穴遷移率。在 HNS 中，遷移率更加不平衡，電(diàn)子遷移率更高(gāo)，空(kōng)穴遷移率更低(dī)。可(kě)以通(tōng)過用 SiGe 包覆溝道(dào)(cladding the channel )或使用應變松弛緩沖器(qì)( Strain Relaxed Buffer)來(lái)提高(gāo)空(kōng)穴遷移率，但(dàn)這兩種技(jì)術(shù)都會(huì)增加工藝複雜性。

Imec 引入了一個(gè)稱為(wèi) Forksheet (FS) 的概念，其中在 nFET 和(hé) pFET 之間(jiān)放置了一個(gè)介電(diàn)層，從而減少(shǎo)了 np 間(jiān)距，從而形成了更緊湊的标準單元，見圖 4。

圖 4.Forksheet

除了具有(yǒu) FS 的 HNS，還(hái)有(yǒu)CFET(Complementary FET )，後者堆疊 nFET 和(hé) pFET，從而無需水(shuǐ)平 np 間(jiān)距。

圖 5. CFET。

CFET 選項包括單片集成（monolithic integration），其中的 nFET 和(hé) pFET 器(qì)件都制(zhì)造在同一晶圓上(shàng)。此外還(hái)有(yǒu)順序集成（equential integration），其中的 nFET 和(hé) pFET 制(zhì)造在單獨的晶圓上(shàng)，然後結合在一起，這兩種選擇都有(yǒu)多(duō)個(gè)挑戰仍在研究中。

除了 CFET，演講者還(hái)談到了将晶體(tǐ)管集成到後端 (Back End Of Line：BEOL) 互連中的 3D 集成。這些(xiē)選項需要具有(yǒu)多(duō)晶矽溝道(dào)（polysilicon channels ）或氧化物半導體(tǐ)的低(dī)溫晶體(tǐ)管，這會(huì)帶來(lái)各種性能和(hé)集成挑戰。

在前端 (Front End Of Line：FEOL) 中，正在探索 CFET 之外的選項，例如高(gāo)遷移率材料、隧道(dào) FET (Tunnel FETs：TFET)、負電(diàn)容 FET (Negative Capacitance FETs：NCFET)、低(dī)溫 CMOS （Cryogenic CMOS）和(hé)低(dī)維材料（dimensional materials）。

低(dī)維材料采用納米管或二維材料的形式，這些(xiē)材料提供比 HNS 更短(duǎn)的 Lg 和(hé)更低(dī)的功率，但(dàn)仍處于早期研究階段。低(dī)維材料也适用于 HNS/CFET 方法，可(kě)選擇堆疊許多(duō)層。

IMEC：HNS/FS/CFET 選項

随着 FinFET 達到極限，鳍變得(de)越來(lái)越高(gāo)、越來(lái)越薄、越來(lái)越近。鳍片數(shù)量減少(shǎo)正在降低(dī)驅動電(diàn)流并增加可(kě)變性，見圖 6。

圖 6. FinFET 縮放。

當今最先進的技(jì)術(shù)是每個(gè)設備有(yǒu) 2 個(gè)鳍片的 6 軌單元（track cell）。轉向單鳍和(hé)更窄的 np 間(jiān)距将需要新的器(qì)件架構來(lái)提高(gāo)性能，見圖 7。

圖 7. 6 軌單元

為(wèi)了繼續 CMOS 縮放，我們需要從 FinFET sot HNS 過渡到具有(yǒu) FS 和(hé) CFET 的 HNS，見圖 8。

圖 8. 用于 CMOS 縮放的納米片架構。

從 FinFET 過渡到 HNS 提供了幾個(gè)優勢，大(dà)的 Weff，改進的短(duǎn)溝道(dào)效應，這意味着更短(duǎn)的 Lg 和(hé)更好的設計(jì)靈活性，因為(wèi)能夠改變片寬，見圖 9。

圖 9. 從FinFET 到 HNS。

演講者繼續詳細介紹 HNS 處理(lǐ)以及一些(xiē)挑戰和(hé)可(kě)能的解決方案。除了四個(gè)主要模塊外，HNS 工藝與 FinFET 工藝非常相似，見圖 10。

圖 10. HNS 工藝流程。

盡管 HNS 流程類似于 FinFET 流程，但(dàn)不同的關鍵模塊很(hěn)困難。釋放蝕刻和(hé)實現多(duō)個(gè)阈值電(diàn)壓特别困難。關于 HNS 所需的流程模塊更改的細節，有(yǒu)很(hěn)多(duō)很(hěn)好的信息，這超出了像這樣的評論文章的範圍。沒有(yǒu)明(míng)确討(tǎo)論的一件事是，為(wèi)了将 HNS 工藝擴展到 5 軌單元，需要埋入式電(diàn)源軌 (Buried Power Rails：BPR)，這是另一個(gè)仍在開(kāi)發中的困難工藝模塊。

正如在之前的演示中所見，FS 可(kě)以實現 HNS 的進一步擴展。圖 11 展示了介電(diàn)壁如何微縮（ dielectric wall） HNS 單元的更詳細視(shì)圖。